반도체는 어떻게 만들어질까요? 반도체 공정 완벽정리!

반도체 공정 완벽정리 — 모래 한 줌이 수백억 개의 스위치가 든 칩이 되기까지. 설계부터 웨이퍼, 전공정, 테스트, 패키징까지 전 과정을 순서대로 살펴보려고 합니다. 하이불스와 함께 가보시죠!

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손톱만 한 칩 하나에 스위치가 수백억 개 들어 있습니다. 엔비디아의 최신 AI 칩 루빈(Rubin)에는 3,360억 개가 들어갑니다. 그리고 이 모든 것은 모래에서 시작합니다.

요즘 증시 뉴스의 주인공은 단연 반도체입니다. 세계반도체무역통계기구(WSTS)는 올해 세계 반도체 시장이 1조 5,110억 달러로 지난해보다 90% 커질 것으로 내다봤습니다. 그런데 반도체 기사를 읽다 보면 낯선 단어가 쏟아집니다. EUV, 식각, 증착, 수율, 후공정, HBM, TC본더, 하이브리드 본딩… 한두 개는 들어 봤어도, 이게 반도체를 만드는 과정의 어디쯤 이야기인지 감이 잘 오지 않습니다.

이 글은 그 지도를 그려 드리는 글입니다. 반도체가 무엇인지부터 시작해 설계도를 그리고, 모래를 원판으로 만들고, 그 위에 회로를 새기고, 좋은 칩을 골라, 포장해서 내보내기까지 전 과정을 순서대로 따라갑니다. 반도체의 '반'자도 몰라도 괜찮습니다. 비유와 그림으로 풀었습니다.

공정을 알면 뉴스가 다르게 읽힙니다. 'EUV 장비 도입'이 왜 큰 뉴스인지, 'HBM 수율 개선'이 왜 주가를 움직이는지, 한국의 수많은 반도체 회사들이 각각 어느 단계에서 돈을 버는지가 보이기 시작합니다.

이 글의 구성

PART 1은 큰 그림입니다. 반도체가 무엇이고 어떤 순서로 만들어지는지, 지도부터 그립니다.
PART 2는 설계와 마스크입니다. 칩의 설계도를 그리고, 그것을 '필름'으로 만듭니다.
PART 3은 웨이퍼와 소재입니다. 모래가 거울 같은 원판이 되는 과정과 공정에 들어가는 재료를 봅니다.
PART 4~5는 반도체 제조의 심장인 전공정입니다. 원판 위에 회로를 새기는 기술을 하나씩 뜯어봅니다.
PART 6은 테스트와 후공정입니다. 좋은 칩을 골라내고, 잘라서, 포장합니다.
PART 7은 첨단 패키징입니다. HBM과 AI 칩 이야기, 그리고 후공정이 요즘 주인공이 된 이유입니다.
PART 8은 공정별 기업 지도입니다. 각 단계에서 어떤 회사들이 활약하는지 정리했습니다.

PART 1 · 큰 그림부터: 반도체란 무엇이고, 어떻게 만드나

공정 이야기로 들어가기 전에 딱 두 가지만 알고 가면 됩니다. 반도체는 결국 '스위치'라는 것, 그리고 그 스위치가 상상하기 어려울 만큼 작다는 것입니다.

반도체는 전기를 켜고 끌 수 있는 물질

세상의 물질은 전기가 잘 통하는 도체(구리·금 같은 금속)와 전기가 거의 통하지 않는 부도체(유리·고무)로 나뉩니다. 반도체는 그 중간입니다. 평소에는 전기가 잘 통하지 않지만, 불순물을 아주 조금 섞거나 전압을 걸어 주면 전기가 통하는 상태로 바꿀 수 있는 물질입니다. 대표 선수가 모래에 흔한 실리콘(규소)입니다.

이 성질 덕분에 반도체로 스위치를 만들 수 있습니다. 이 스위치를 트랜지스터라고 부릅니다. 켜지면 1, 꺼지면 0. 컴퓨터가 하는 모든 계산과 저장은 결국 수백억 개의 스위치가 0과 1을 켜고 끄는 일입니다.

트랜지스터는 게이트(문)에 전압을 걸면 소스에서 드레인으로 전기가 흐르고(1), 전압을 빼면 흐름이 끊기는(0) 스위치입니다. 반도체 공정이란 결국 이 스위치를 최대한 작게, 최대한 많이, 불량 없이 만드는 기술입니다.

얼마나 작을까

공정 이름에 붙는 '3나노', '2나노'의 나노는 나노미터(nm), 즉 10억분의 1미터입니다. 머리카락 굵기가 약 8만 나노미터이니, 반도체 속 구조물은 머리카락보다 수천 배 가늘다는 뜻입니다.

크기는 모두 대략치입니다. 참고로 '2나노' 같은 공정 이름은 칩 속 어느 부위의 실제 길이라기보다 세대를 부르는 이름에 가깝습니다. 숫자가 작을수록 더 촘촘한 최신 세대라고 이해하면 충분합니다.

반도체가 만들어지는 8단계 지도

이제 큰 그림입니다. 반도체는 크게 여덟 단계를 거칩니다. 설계 → 마스크 → 웨이퍼 → 전공정 → 웨이퍼 테스트(EDS) → 후공정 → 최종 테스트 → 출하입니다.

집 짓기에 비유하면 쉽습니다. 건축가가 설계도를 그리고(설계), 그 도면을 현장용 청사진으로 옮기고(마스크), 땅을 고르고(웨이퍼), 그 위에 층층이 건물을 올리고(전공정), 안전 검사를 한 뒤(테스트), 마감 공사를 해서(후공정) 입주시키는 것과 같습니다. 다른 점이 하나 있다면, 반도체는 땅 한 필지 위에 똑같은 건물 수백 채를 동시에 짓는다는 것입니다.

소요 기간은 미국반도체산업협회(SIA) 기준입니다. 웨이퍼 한 장이 완성되기까지 최대 1,400단계를 거칩니다.

누가 무엇을 만드나 — 반도체 산업의 분업

이 여덟 단계를 한 회사가 모두 하기도 하고, 여러 회사가 나눠 맡기도 합니다. 설계만 하는 회사를 팹리스(fabless, 공장이 없다는 뜻), 남의 설계를 받아 생산만 해 주는 회사를 파운드리(foundry, 주조 공장), 후공정을 전문으로 하는 회사를 OSAT(외주 조립·테스트)라고 부릅니다. 설계부터 생산까지 전부 하는 회사는 종합반도체기업(IDM)입니다.

팹리스가 설계한 최첨단 칩은 대부분 TSMC가 생산합니다. TSMC의 파운드리 점유율은 2026년 2분기 72.5%로 2위 삼성전자(5.9%)를 크게 앞섭니다(트렌드포스). 삼성전자는 메모리 IDM이면서 파운드리 사업도 함께 하는 독특한 구조입니다.

PART 2 · 설계와 마스크: 칩의 설계도를 그리다

공장이 돌아가기 전에 먼저 도면이 있어야 합니다. 수백억 개 스위치의 배치를 정하는 일, 그리고 그 도면을 공장에서 쓸 수 있는 '필름'으로 만드는 일입니다.

설계는 코드를 짜는 일에 가깝다

칩 설계는 이 칩이 무슨 일을 해야 하는지 정하는 데서 시작합니다(사양). AI 계산용인지, 스마트폰의 두뇌인지, 전력은 얼마까지 써도 되는지 같은 것들입니다. 다음으로 큰 구조를 짜고(아키텍처), 그 구조를 전용 언어로 적어 내려갑니다. 반도체 설계는 그림을 그린다기보다 코드를 짜는 일에 가깝습니다.

코드를 다 짜면 수많은 상황에서 제대로 작동하는지 검증합니다. 칩은 한 번 찍어 내면 고칠 수 없어서 설계 기간의 상당 부분이 여기에 쓰입니다. 검증을 마치면 회로를 실제 트랜지스터와 전선의 배치도로 바꾸고, 최종 도면 파일을 공장에 넘깁니다. 이 순간을 테이프아웃(tape-out)이라고 부릅니다.

회로를 전부 처음부터 그리지는 않습니다. Arm 같은 회사가 만든 검증된 설계 블록(IP)을 사서 레고처럼 조립하고, 설계를 공장에 맞게 다듬어 주는 디자인하우스의 도움도 받습니다. 최첨단 칩 하나를 설계하는 데 수천억 원이 든다는 추정(IBS)도 있습니다.

마스크 — 회로를 찍어 낼 '필름'

도면이 완성되면 포토마스크를 만듭니다. 투명한 석영 유리판 위에 크롬 같은 금속으로 회로 무늬를 새긴 것으로, 사진의 필름 역할을 합니다. 나중에 빛을 이 필름에 비춰 웨이퍼 위에 회로를 인쇄합니다.

칩은 수십 개의 층으로 이뤄지고 층마다 무늬가 다르므로, 마스크도 층마다 한 장씩 필요합니다. 첨단 칩이면 수십 장이 한 세트입니다. 마스크의 원재료인 빈 유리판을 블랭크마스크, 마스크에 먼지가 앉지 않도록 씌우는 얇은 보호막을 펠리클이라고 합니다. 둘 다 반도체 소재 뉴스에 종종 등장하는 단어입니다.

EUV 장비는 렌즈 대신 거울로 줄여 찍습니다. 칩 하나가 한 번에 찍는 영역보다 클 수 없다는 이 한계가 PART 7에서 볼 첨단 패키징의 출발점이 됩니다.

PART 3 · 웨이퍼와 소재: 모래에서 거울 같은 원판으로

회로를 새길 '땅'을 만드는 단계입니다. 그리고 그 위에 뿌려지고, 깎이고, 쌓이는 수백 가지 재료 이야기도 함께 합니다.

9가 11개 — 세상에서 가장 순수한 실리콘

반도체의 원료인 실리콘은 모래와 규석에 흔하게 들어 있습니다. 문제는 순도입니다. 규석에서 뽑은 실리콘을 화학적으로 정제하면 폴리실리콘이 되는데, 반도체용은 순도가 99.999999999%입니다. 9가 11개라서 '일레븐 나인(11N)'이라고 부릅니다. 불순물이 원자 1,000억 개 중 1개 수준이라는 뜻입니다.

이 폴리실리콘을 1,400도가 넘는 도가니에서 녹인 뒤, 작은 씨앗 결정을 담갔다가 천천히 돌리며 끌어올리면 원자가 한 방향으로 가지런히 늘어선 거대한 원기둥이 자랍니다. 이것이 잉곳입니다. 지름 30cm짜리 잉곳은 길이 2m 안팎, 무게가 수백 kg에 이릅니다. 발명자의 이름을 따 '초크랄스키법'이라고 부릅니다.

잉곳을 얇게 썰고, 표면을 갈고 닦아 거울처럼 매끈하게 만들면 드디어 웨이퍼가 됩니다. 요즘 주력인 300mm 웨이퍼의 두께는 약 0.775mm입니다.

웨이퍼 시장은 일본의 신에쓰화학과 섬코(SUMCO)가 절반 이상을 차지하고, 대만 글로벌웨이퍼스, 독일 실트로닉, 한국 SK실트론이 뒤를 잇습니다. SK실트론은 300mm 웨이퍼 세계 3위권 업체로, 2026년 7월 두산이 인수 계약을 맺었습니다(기업결합 심사 중).

웨이퍼는 왜 점점 커졌을까

웨이퍼 지름은 150mm에서 200mm, 300mm로 커져 왔습니다. 한 번에 더 많은 칩을 만들기 위해서입니다. 300mm 웨이퍼는 200mm보다 면적이 2.25배 넓어, 같은 공정을 한 번 돌릴 때 나오는 칩이 두 배 넘게 많습니다. 공장의 생산 능력을 '월 몇 만 장'처럼 웨이퍼 장수로 말하는 것도 이 때문입니다.

공정마다 들어가는 재료 — 반도체 소재

반도체 공장에는 웨이퍼 말고도 수백 가지 재료가 들어갑니다. 빛에 반응하는 약품, 회로를 깎는 가스와 약품, 막을 쌓는 원료, 표면을 가는 연마제 같은 것들을 통틀어 반도체 소재라고 부릅니다. 쓰이는 양은 적어도 순도가 생명이라, 소재 하나가 막히면 공장 전체가 멈출 수 있습니다.

실제로 2019년 7월, 일본이 포토레지스트(감광액), 고순도 불화수소, 플루오린 폴리이미드 세 품목의 한국 수출 규제를 시작하자 국내 반도체 업계가 크게 긴장했습니다. 이후 불화수소를 중심으로 국산화가 빠르게 진행됐고, 규제는 2023년에 풀렸습니다.

PART 4 · 전공정 ①: 사진 찍듯 회로를 새기다

반도체 제조의 심장, 전공정입니다. 웨이퍼 위에 트랜지스터와 전선을 수십 층으로 쌓아 올리는 과정으로, 제조 단계의 대부분과 장비 투자의 대부분이 여기에 몰려 있습니다.

전공정은 '반복'이다

전공정은 몇 가지 기술을 수백 번 반복하는 과정입니다. 원리는 스텐실이나 판화와 비슷합니다. ① 웨이퍼 위에 얇은 막을 입히고, ② 그 위에 회로 무늬를 그리고, ③ 필요 없는 부분을 깎아 내고, ④ 필요한 곳에 불순물을 심고, ⑤ 깨끗이 씻고 평평하게 다듬습니다. 그러면 한 층이 완성됩니다. 그리고 그 위에 다음 층을 올리기 위해 다시 ①로 돌아갑니다.

흔히 '반도체 8대 공정'으로 웨이퍼 제조·산화·포토·식각·증착&이온주입·금속배선·EDS·패키징을 꼽습니다. 이 가운데 전공정 기술들은 한 번씩 차례로 쓰이는 게 아니라 층마다 뒤섞여 수백 번 반복됩니다. 세정만 해도 전공정 단계의 약 30%입니다(라피더스).

칩을 세로로 자르면 빌딩이 보인다

완성된 칩을 세로로 잘라 보면 빌딩처럼 생겼습니다. 맨 아래층에 트랜지스터가 빽빽하게 깔려 있고, 그 위로 트랜지스터들을 서로 잇는 구리 전선이 10층 넘게 쌓여 있습니다. 트랜지스터를 만드는 앞부분 공정을 FEOL(Front-End Of Line), 그 위에 배선을 까는 뒷부분을 BEOL(Back-End Of Line)이라고 부릅니다.

아래층일수록 전선이 가늘고 촘촘하며, 위로 갈수록 굵어집니다. 최근에는 전원을 공급하는 선을 아예 웨이퍼 뒷면으로 옮기는 기술(후면전력공급)도 등장했습니다. 인텔이 18A 공정에 먼저 적용했고, TSMC는 A16 공정에 적용해 2027년 양산할 계획입니다.

클린룸 — 먼지 한 톨이 불량이 되는 곳

전공정은 모두 클린룸 안에서 이뤄집니다. 회로 간격이 수십 나노미터인데, 먼지 한 톨은 그보다 수십~수백 배 큽니다. 먼지 하나가 회로 위에 내려앉으면 그 칩은 불량이 됩니다.

도시의 보통 공기 1㎥에는 0.5㎛ 이상의 먼지가 약 3,500만 개 떠다닙니다. 반면 가장 깨끗한 등급의 클린룸(ISO 1등급)은 그보다 훨씬 작은 0.1㎛ 먼지까지 세어도 1㎥에 10개 이하로 관리합니다. 사람이 가장 큰 먼지 발생원이라 작업자는 온몸을 덮는 방진복을 입고 에어 샤워를 거쳐 들어갑니다. 웨이퍼는 밀폐 용기(FOUP)에 담겨 천장 레일을 달리는 로봇이 옮깁니다.

산화 — 웨이퍼에 보호막 입히기

보통 첫 단계는 산화입니다. 웨이퍼를 800~1,200도의 고온에서 산소나 수증기와 반응시키면 표면에 이산화규소(SiO₂)라는 얇은 유리막이 생깁니다. 이 막은 전기가 새지 않게 막는 절연막이자, 뒤이은 공정에서 웨이퍼를 지키는 보호막 역할을 합니다. 산소만 쓰면 건식, 수증기를 쓰면 습식 산화라고 합니다.

포토 — 빛으로 회로를 인쇄한다

전공정의 핵심 중 핵심이 포토(노광) 공정입니다. 필름 사진을 인화하는 것과 원리가 같습니다. 빛에 반응하는 약품인 감광액(포토레지스트)을 바르고, 마스크를 통과한 빛을 쪼인 뒤, 씻어 내면 회로 무늬대로 감광액이 남습니다. 이 무늬가 다음 단계인 식각의 '가림막'이 됩니다.

그림은 빛 받은 부분이 녹아 없어지는 포지티브 방식입니다. 반대로 빛 받은 부분만 남는 네거티브 방식도 있습니다. 감광액을 바르고 현상하는 장비는 일본 도쿄일렉트론이, 빛을 쏘는 노광 장비는 네덜란드 ASML이 시장을 이끕니다.

더 가는 선을 그리려면, 더 짧은 빛이 필요하다

붓이 가늘어야 가는 선을 그릴 수 있듯, 빛도 파장이 짧아야 더 가는 회로를 그릴 수 있습니다. 그래서 반도체의 역사는 빛의 파장을 줄여 온 역사이기도 합니다. 수은 램프의 빛(436·365nm)에서 레이저 빛인 KrF(248nm)와 ArF(193nm)를 거쳐, 지금은 13.5nm의 극자외선(EUV)까지 왔습니다.

EUV가 나오기 전까지 업계는 렌즈와 웨이퍼 사이에 물을 채우는 이머전, 한 층을 여러 번 나눠 찍는 멀티 패터닝으로 버텼습니다. 나눠 찍을수록 공정이 길어지고 불량 위험도 커지는데, EUV는 이를 한 번에 풀어 줍니다.

EUV — 대당 2억 달러짜리 '빛 공장'

EUV 빛은 만드는 것부터 어렵습니다. 지름 약 25㎛의 주석 방울을 초속 70m로 떨어뜨리고, 레이저로 두 번 때려 플라즈마로 만들면 그때 EUV 빛이 나옵니다. 이 과정을 1초에 5만 번 반복합니다.

게다가 EUV는 공기에도, 유리에도 흡수돼 버립니다. 그래서 장비 내부를 진공으로 만들고, 렌즈 대신 특수 거울로 빛을 반사시켜 보냅니다. 마스크도 빛을 통과시키는 대신 반사하는 방식입니다. 이 장비를 만들 수 있는 회사는 세계에 ASML 한 곳뿐입니다.

가격은 로이터 보도 기준(2026년 9월)입니다. EUV 장비 한 대는 부품이 약 10만 개로, 옮기려면 컨테이너 40개·트럭 20대·화물기 3대가 필요합니다(ASML). 해상도를 더 높인 하이NA EUV는 인텔·SK하이닉스·삼성전자 등이 들여놓았습니다.

PART 5 · 전공정 ②: 깎고, 쌓고, 심고, 잇고, 닦는다

빛으로 무늬를 그렸다면, 이제 그 무늬대로 실제 구조물을 만들 차례입니다. 나머지 전공정 기술을 하나씩 봅니다.

식각 — 필요 없는 부분을 깎아 낸다

식각(에칭)은 감광액이 덮지 않은 부분을 깎아 내는 공정입니다. 판화에서 조각칼로 나무를 파내는 것과 같습니다. 방법은 두 가지입니다. 약품에 담가 녹이는 습식 식각, 그리고 진공 속에서 가스를 플라즈마 상태로 만들어 두드려 깎는 건식 식각입니다.

식각 장비 시장은 미국 램리서치가 1위이고, 도쿄일렉트론과 어플라이드 머티어리얼즈가 뒤를 잇습니다.

식각 기술이 특히 빛나는 곳이 메모리, 그중에서도 3D 낸드입니다. 낸드는 데이터를 저장하는 칸을 아파트처럼 위로 쌓는데, SK하이닉스가 2024년 말 세계 최초로 321단 양산을 시작했고 삼성전자는 2026년 400단이 넘는 제품 생산에 들어갔습니다. 이렇게 쌓은 층을 한 번에 관통하는 구멍을 뚫어야 하는데, 최신 장비는 깊이 10㎛, 지름의 50배가 넘는 구멍을 곧게 파 냅니다(램리서치). 지름 1m짜리 우물을 50m 깊이까지 반듯하게 파는 셈입니다.

증착 — 원자 두께의 막을 쌓는다

증착은 웨이퍼 위에 얇은 막을 입히는 공정입니다. 전기를 막는 절연막, 전기가 통하는 금속막, 식각할 때 쓰는 단단한 가림막까지 층마다 다양한 막이 필요합니다. 막 두께는 머리카락의 수천분의 1 수준이라, 두께를 원자 단위로 조절하는 것이 핵심 기술입니다. 방식은 크게 세 가지입니다.

구조가 입체적으로 복잡해질수록 울퉁불퉁한 표면에도 고르게 막을 입히는 ALD가 중요해지고 있습니다. 증착 장비는 어플라이드 머티어리얼즈가 선두이고, 국내에서는 원익IPS·주성엔지니어링·유진테크 등이 활약합니다.

이온주입 — 불순물을 심어 스위치를 만든다

PART 1에서 반도체는 불순물을 조금 섞으면 전기가 통하는 성질로 바뀐다고 했습니다. 그 불순물을 넣는 공정이 이온주입입니다. 붕소(B)나 인(P) 같은 원소를 전기를 띤 입자(이온)로 만들어 강하게 가속한 뒤 웨이퍼에 쏘아 박습니다. 이렇게 성질이 바뀐 영역이 트랜지스터의 소스와 드레인이 됩니다.

게이트가 가림막 역할을 해서 이온은 게이트 양옆에만 박힙니다. 이온에 부딪혀 흐트러진 실리콘 결정은 곧바로 짧고 강한 열처리(어닐링)로 되돌리고, 들어간 불순물도 이때 제자리를 잡습니다.

트랜지스터의 진화 — 평면에서 입체로

트랜지스터가 작아질수록 곤란한 문제가 생깁니다. 스위치를 꺼도 전기가 새는 것입니다. 문(게이트)이 전기 통로(채널)를 한쪽 면에서만 누르고 있으니, 통로가 짧아지면 제대로 막지 못합니다. 그래서 업계는 문이 통로를 감싸는 면을 늘리는 방향으로 구조를 바꿔 왔습니다.

그림은 전기가 흐르는 방향으로 바라본 단면입니다. 삼성전자가 2022년 3나노에서 세계 최초로 GAA를 양산했고, TSMC는 2025년 4분기 2나노(N2)부터 GAA를 적용해 양산에 들어갔습니다. 인텔은 18A 공정에서 GAA와 후면전력공급을 함께 도입했습니다.

금속배선 — 수백억 개의 스위치를 잇는다

트랜지스터를 만들었으면 이제 서로 연결해야 합니다. 전기가 다닐 길인 금속 배선을 까는 공정입니다. 예전에는 알루미늄을 썼지만, 1990년대 후반부터는 전기가 더 잘 통하는 구리가 주력입니다.

그런데 구리는 식각으로 깎아 내기가 어렵습니다. 그래서 순서를 거꾸로 뒤집었습니다. 절연막에 먼저 홈을 파고, 그 홈에 구리를 넘치도록 채운 뒤, 넘친 부분을 갈아 내서 홈 속에만 구리를 남깁니다. 금속 공예의 상감 기법과 같다고 해서 '다마신(상감) 공정'이라고 부릅니다.

③의 '갈아 내기'가 CMP(화학적 기계 연마)입니다. 약품이 섞인 연마액(슬러리)으로 표면을 무르게 하면서 회전하는 패드로 갈아 웨이퍼를 평평하게 만듭니다. 층을 수십 개 쌓으려면 층마다 바닥이 평평해야 하기 때문에, CMP는 배선뿐 아니라 여러 단계에서 반복됩니다.

세정과 계측 — 보이지 않는 조연들

공정 사이사이에는 항상 세정이 들어갑니다. 식각이나 CMP 뒤에 남은 찌꺼기와 먼지, 금속 오염을 불순물을 극한까지 없앤 물(초순수)과 약품으로 씻어 냅니다.

그리고 계측·검사가 있습니다. 막 두께가 맞는지, 위아래 층 무늬가 정확히 겹쳤는지(오버레이), 결함은 없는지를 중간중간 확인합니다. 한 층의 오류는 수백 단계 뒤에야 불량으로 드러나기 때문에 일찍 잡을수록 손실이 줄어듭니다. 이 분야는 미국 KLA가 압도적인 1위입니다.

지금까지 본 전공정 기술을 한 표로 정리하면 이렇습니다.

PART 6 · 테스트와 후공정: 좋은 칩을 골라 옷을 입히다

전공정을 마친 웨이퍼에는 똑같은 칩 수백 개가 바둑판처럼 새겨져 있습니다. 이제 좋은 칩을 골라내고, 하나씩 잘라서, 쓸 수 있는 모양으로 포장합니다.

EDS — 웨이퍼 위에서 칩마다 건강검진

칩을 잘라 내기 전에, 웨이퍼 상태에서 칩 하나하나가 제대로 작동하는지 전기 신호로 검사합니다. 이것이 EDS(Electrical Die Sorting), 우리말로 웨이퍼 테스트입니다. 머리카락보다 가는 바늘이 수천~수만 개 달린 프로브카드를 칩의 전극에 대고, 테스터라는 장비가 신호를 보내 돌아오는 응답을 확인합니다.

메모리는 불량 칸(셀)이 나오면 미리 만들어 둔 예비 셀로 바꿔 끼우는 수리가 가능합니다. 살릴 수 없는 칩은 불량으로 기록돼 이후 공정에서 빠집니다. 그림의 합격·불합격 배치는 설명을 위한 예시입니다.

수율 — 반도체 회사의 성적표

웨이퍼 한 장에서 나온 칩 가운데 합격한 칩의 비율을 수율이라고 합니다. 반도체 뉴스에 이 단어가 유독 자주 나오는 이유는 수율이 곧 원가이자 이익이기 때문입니다. 웨이퍼 한 장을 가공하는 비용은 거의 정해져 있으니, 합격품이 많을수록 칩 하나의 원가가 내려갑니다.

수율은 칩 크기에도 크게 좌우됩니다. 웨이퍼 위에 결함이 무작위로 떨어진다고 하면, 칩이 클수록 결함에 '맞을' 확률이 높아지기 때문입니다. 같은 웨이퍼, 같은 결함 밀도에서 칩 크기만 바꿔 계산해 보면 차이가 확연합니다.

계산 가정: 300mm 웨이퍼, 결함이 1㎠당 0.1개씩 무작위로 흩어져 있다는 단순 모델. 작은 칩(100㎟)은 한 장에 약 640개가 들어가 90%가 합격하지만, AI 칩처럼 큰 칩(800㎟)은 약 64개가 들어가 절반도 합격하지 못합니다. 큰 칩 하나를 작은 칩 여러 개로 나눠 만든 뒤 이어 붙이자는 '칩렛' 아이디어가 여기서 나왔습니다.

후공정 — 자르고, 붙이고, 잇고, 감싼다

테스트를 통과한 웨이퍼는 후공정으로 넘어갑니다. 칩은 그 자체로는 너무 작고 약해서 바로 쓸 수 없습니다. 외부와 전기를 주고받을 통로를 달고, 충격과 습기를 막는 '옷'을 입혀야 메인보드에 붙일 수 있는 부품이 됩니다. 이 과정이 패키징입니다.

최종 테스트에서는 높은 온도와 전압을 걸어 초기에 고장 날 칩을 미리 걸러 내는 번인(burn-in) 테스트도 합니다. 테스트 장비는 일본 어드반테스트와 미국 테라다인이 이끕니다.

와이어 본딩이냐, 플립칩이냐

칩과 기판을 잇는 방법은 크게 두 가지입니다. 전통적인 방식은 칩 가장자리의 전극과 기판을 가는 금·구리선으로 하나하나 잇는 와이어 본딩입니다. 최신 고성능 칩은 칩 표면에 작은 돌기(범프)를 수천~수만 개 만든 뒤, 칩을 뒤집어 기판에 바로 붙이는 플립칩을 씁니다.

플립칩은 칩 면 전체를 연결 통로로 쓸 수 있어 신호를 더 많이, 더 빨리 주고받고, 연결 길이가 짧아 열과 전력 손실도 줄어듭니다. 범프는 칩을 자르기 전 웨이퍼 상태에서 한꺼번에 만드는데, 이 단계를 전공정과 후공정 사이의 '중간 공정'이라 부르기도 합니다.

PART 7 · 첨단 패키징: HBM과 AI 칩, 후공정이 주인공이 된 이유

예전의 후공정은 '포장' 정도로 여겨졌습니다. 지금은 AI 칩의 성능을 좌우하는 핵심 기술입니다. 무슨 일이 있었던 걸까요?

더 작게 만들기가 어려워지자, 붙이기 시작했다

수십 년 동안 반도체는 트랜지스터를 더 작게 만들어 성능을 높여 왔습니다. 그런데 이 속도가 느려지고 비용은 치솟았습니다. 게다가 앞에서 봤듯 칩 하나는 노광 장비가 한 번에 찍을 수 있는 크기(26×33mm)를 넘을 수 없고, 칩이 클수록 수율은 떨어집니다.

그래서 나온 해법이 여러 개의 칩을 한 패키지 안에 촘촘히 붙이는 것입니다. 옆으로 나란히 붙이면 2.5D, 위로 쌓으면 3D 패키징이라고 부릅니다. 엔비디아의 블랙웰 GPU도 한 번에 찍을 수 있는 최대 크기의 칩 두 개를 한 패키지에 이어 붙여 트랜지스터 2,080억 개를 담았습니다.

AI 칩 한 개를 해부하면

AI 칩의 핵심 부품은 두 가지입니다. 계산을 하는 GPU, 그리고 GPU에 데이터를 쉴 새 없이 공급하는 메모리 HBM입니다. AI는 계산 속도만큼 데이터를 가져오는 속도가 중요해서, 메모리를 GPU 바로 옆에 최대한 가깝게 붙여야 합니다.

이 둘을 붙이는 대표 기술이 TSMC의 CoWoS(코워스)입니다. '인터포저'라는 얇은 중간 판 위에 GPU와 HBM을 나란히 올리고, 인터포저 안의 초미세 배선으로 둘을 잇습니다. 그리고 이 전체를 다시 패키지 기판 위에 얹습니다.

엔비디아 루빈 GPU는 연산 칩 2개와 HBM4 288GB(12단 36GB 제품 기준 8개)를 한 패키지에 담았습니다(그림은 개념도). CoWoS 생산 능력은 AI 칩 공급의 대표적인 병목으로, TSMC는 2025년 말 월 7만5천~8만 장에서 2026년 말 12만 장 이상으로 늘리는 것으로 알려졌습니다(트렌드포스 인용 보도).

HBM — D램을 12층으로 쌓은 메모리 빌딩

HBM(고대역폭 메모리)은 D램 칩을 여러 층으로 쌓아 만든 메모리입니다. 칩마다 수천 개의 미세한 구멍을 뚫고 구리로 채워, 위아래 칩을 엘리베이터처럼 관통해 잇습니다. 이것을 TSV(실리콘 관통 전극)라고 합니다. 데이터가 오가는 통로가 일반 D램보다 압도적으로 많아, 한 번에 엄청난 양의 데이터를 주고받을 수 있습니다.

국제 표준(JEDEC)상 HBM 전체 높이는 775㎛(0.775mm)로 제한됩니다. 그 안에 16층을 넣으려면 D램 한 장을 약 50㎛, 종이 한 장 두께의 절반 수준까지 얇게 갈아야 합니다. HBM 시장 점유율은 2026년 2분기 매출 기준 SK하이닉스 50%, 삼성전자 33%, 마이크론 18%입니다(카운터포인트리서치).

칩을 쌓는 세 가지 방법

얇은 D램을 12~16층 쌓으면서 층 사이를 정확히 잇는 것이 HBM 기술의 핵심이고, 회사마다 방식이 다릅니다.

첫째, TC-NCF는 층마다 얇은 접착 필름을 깔고 열과 압력으로 한 층씩 눌러 붙이는 방식입니다. 둘째, SK하이닉스의 MR-MUF는 칩을 쌓은 뒤 한꺼번에 열을 가해 붙이고, 틈새를 액체 보호재로 채워 굳힙니다. 열이 잘 빠지고 생산성이 높아 SK하이닉스 HBM 경쟁력의 비결로 꼽힙니다.

두 방식 모두 칩을 한 층씩 정밀하게 올리는 TC 본더라는 장비가 필요합니다. 이 시장은 한국의 한미반도체가 1위(2025년 점유율 71%, 테크인사이츠)이고, 한화세미텍도 SK하이닉스로부터 HBM4용 장비를 수주했습니다.

셋째, 차세대 방식인 하이브리드 본딩은 범프 없이 구리와 구리를 직접 맞붙입니다. 층 사이 간격이 사라져 더 많이, 더 얇게 쌓을 수 있지만, 붙이는 면을 원자 수준으로 평평하고 깨끗하게 만들어야 해서 까다롭습니다. SK하이닉스는 HBM4E까지는 기존 방식으로 가고, 이르면 HBM5부터 도입될 것으로 보고 있습니다.

삼성전자와 마이크론은 주로 TC-NCF, SK하이닉스는 MR-MUF를 씁니다. 하이브리드 본딩 장비는 네덜란드 BESI가 앞서 있고, 한미반도체 등 국내 업체도 개발에 속도를 내고 있습니다.

PART 8 · 공정별 기업 지도: 누가 어디서 돈을 버나

지금까지 따라온 공정 지도 위에 기업들을 올려 봅니다. 뉴스에 나오는 회사가 어느 단계의 회사인지 알면, 그 뉴스가 누구에게 좋은 소식인지가 보입니다.

돈은 어디로 흐르나 — 장비 시장

반도체 회사들이 공장에 들일 장비를 사는 데 쓰는 돈은 올해 1,659억 달러로 사상 최대가 될 전망입니다(SEMI, 2026년 7월). 이 가운데 대부분인 1,439억 달러가 전공정 장비에 쓰입니다. 규모로는 전공정이 압도적이지만, 증가 속도는 테스트 장비가 가장 빠릅니다. AI 칩과 HBM은 검사할 항목도, 검사 시간도 훨씬 많기 때문입니다.

SEMI 2026년 7월 전망 기준입니다. 전공정 장비 안에서는 노광이 약 30%, 증착이 약 25%, 식각·세정이 약 20%, 계측·검사가 15% 안팎을 차지합니다(Yole, 2023~24년 자료 기준 대략치). 세계 장비 시장은 ASML·어플라이드 머티어리얼즈·램리서치·도쿄일렉트론·KLA의 '빅5'가 이끕니다.

공정별 대표 기업

아래 표는 각 공정에서 활약하는 대표 기업을 정리한 것입니다. 한 회사가 여러 공정에 걸쳐 있는 경우가 많아 대표 분야를 기준으로 적었습니다.

뉴스를 공정 지도에 올려 보면

공정 지도가 머릿속에 있으면, 뉴스 한 줄이 어느 단계의 이야기인지, 그 파장이 어디까지 번지는지 따라가 볼 수 있습니다. 몇 가지 예를 들어 보겠습니다.

• “EUV 장비 추가 도입” → 노광 단계의 이야기입니다. 장비는 ASML이 만들고, EUV용 감광액·블랭크마스크·펠리클 같은 소재 수요가 함께 움직입니다.

• “3D 낸드 400단 돌파” → 층이 늘수록 쌓고(증착) 뚫는(식각) 단계가 늘어납니다. 증착·식각 장비와 관련 소재가 연결됩니다.

• “HBM 16단 양산” → 후공정 이야기입니다. 칩을 얇게 가는 연마, 한 층씩 쌓는 TC 본더, 늘어나는 검사 시간을 감당할 테스트 장비가 함께 언급됩니다.

• “CoWoS 증설” → 첨단 패키징 이야기입니다. 인터포저와 패키지 기판, 후공정 장비 수요로 이어집니다.

• “수율 개선” → 같은 웨이퍼에서 합격품이 늘어난다는 뜻입니다. 칩 하나의 원가가 내려가 제조사의 이익이 좋아집니다.

반도체는 '반복'과 '정밀함'으로 만들어집니다

정리해 보면 반도체는 이렇게 만들어집니다. 설계자가 수백억 개 스위치의 도면을 그리고, 그 도면이 마스크라는 필름이 됩니다. 모래에서 뽑은 11N 실리콘이 거울 같은 웨이퍼가 되고, 그 위에 빛으로 그리고, 깎고, 쌓고, 심고, 잇고, 닦는 과정을 수백 번 반복해 수십 층짜리 빌딩을 올립니다. 그다음 테스트로 좋은 칩을 골라내고, 잘라서, 옷을 입혀 내보냅니다. 이 모든 과정에 최대 1,400단계, 넉 달 안팎의 시간이 들어갑니다.

그리고 지금 이 산업의 무게중심은 조금씩 움직이고 있습니다. 더 작게 새기는 기술(전공정)만큼, 더 잘 붙이고 더 높이 쌓는 기술(후공정·패키징)이 성능을 좌우하는 시대가 됐습니다. HBM과 CoWoS가 매일 뉴스에 나오는 이유입니다.

반도체 뉴스를 볼 때 한 가지만 질문해보세요. “이건 공정 지도의 어디쯤 이야기인가?” 그 질문 하나로 같은 뉴스가 훨씬 입체적으로 읽힙니다.

이 글에 나온 용어

참고 자료

• 미국반도체산업협회(SIA), “Chipmakers Are Ramping Up Production to Address Semiconductor Shortage. Here’s Why that Takes Time”

• SEMI, 반도체 장비 시장 전망 발표 (2026.7.14)

• WSTS, 세계 반도체 시장 전망 (2026.6.2)

• 트렌드포스, 2026년 2분기 파운드리 매출 순위 (2026.9.9)

• 카운터포인트리서치, 2026년 2분기 HBM 시장 점유율 (뉴스핌 2026.9.3 보도)

• ASML, EUV 광원 원리 설명 및 “Busting ASML myths”

• 로이터, 하이NA EUV 도입 관련 분석 (2026.9.14)

• 엔비디아, 루빈 플랫폼 기술 블로그 · 블랙웰 발표 자료

• TSMC, 2나노 공정 및 CoWoS 기술 소개

• 삼성전자, 3나노 GAA 초도 양산 발표 (2022.6.30) · V10 낸드 기술 블로그 (2026.8.31)

• 인텔, 18A·팬서레이크 발표 및 2026년 2분기 실적 자료

• SK하이닉스, 321단 낸드 양산 발표 (2024.11.21) · 핫칩스 2026 발표(톰스하드웨어 보도)

• JEDEC, HBM4 표준(JESD270-4) 발표 (2025.4.16)

• 램리서치, Cryo 3.0 극저온 식각 기술 발표 (2024.7.31)

• 라피더스, 전공정 세정 기술 설명 (2025.11.28)

• OCI·도쿠야마, 반도체용 폴리실리콘 제품 사양

• ISO 14644-1 클린룸 청정도 등급 기준

• 테크인사이츠, 2025년 HBM TC본더 시장 점유율 (시사저널e 보도)

• Yole Group, 전공정 장비 시장 분석 (2023~2024)

• 서울신문, SK실트론 지분 매각 계약 보도 (2026.7.31)

• 톰스하드웨어·트렌드포스, 하이NA EUV 장비 및 CoWoS 생산 능력 관련 보도

이 글의 모든 수치는 2026년 9월 25일까지 공개된 자료를 기준으로 작성했습니다. 도표 02의 크기와 도표 18의 수율은 개념 설명을 위한 대략치이며, 도표 18은 본문에 밝힌 가정으로 계산했습니다. CoWoS 생산 능력은 회사가 공식 발표하지 않는 수치로, 시장조사업체 인용 보도를 따랐습니다.